【摘要】 本发明公开了加减法无差异并行计算加法器及设计方法；该加法器由单比特逻辑并行计算单元加法器模块组成；每位单元加法器模块，包括有：寄存器；逻辑运算单元，逻辑运算单元，逻辑运算单元，逻辑运算单元，(～(s1i∧(～s0i)))逻辑运算单元，与各逻辑单元连接获取数据的4个逻辑与门，及与各逻辑与门连接的输出比特寄存器；优点是提高计算效率和抗物理攻击能力。 【专利类型】发明授权 【申请人】成都卫士通信息产业股份有限公司 【申请人类型】企业 【申请人地址】610041 四川省成都市高新区创业路8号 【申请人地区】中国 【申请人城市】成都市 【申请人区县】武侯区 【申请号】CN200810046004.8 【申请日】2008-09-08 【申请年份】2008 【公开公告号】CN101349967B 【公开公告日】2010-06-02 【公开公告年份】2010 【授权公告号】CN101349967B 【授权公告日】2010-06-02 【授权公告年份】2010.0 【IPC分类号】G06F7/505 【发明人】王金波 【主权项内容】1.一种加减法无差异并行计算的CBSA硬件加法器，其特征在于：至少由64位并行的单比特逻辑计算的单元加法器模块组成；其中每位单元加法器模块，包括有如下电路结构： 输入比特分别为 的3个无符号数寄存器， 输入比特分别为 的3个冗余数寄存器， 分别与3个 无符号数寄存器连接、进行 逻辑运算、输出信息为 的逻辑单元-1， 分别与3个 无符号数寄存器连接、进行 逻辑运算、输出信息为 的逻辑单元-2， 分别与3个 冗余数寄存器连接、进行 逻辑运算、输出信息为 的逻辑单元-3， 分别与3个 冗余数寄存器连接、进行 逻辑运算、输出信息为 的逻辑单元-4， 分别与逻辑单元-2和逻辑单元-3连接、将输入的s0i与s1i进行(～(s1i∧(～s0i)))逻辑运算、输出信息为ti＝(～(s1i∧(～s0i)))的逻辑单元-5， 分别与逻辑单元-1和逻辑单元-5连接、将输入的c0i与ti进行逻辑“与”运算、获取信息 的逻辑与门-1， 分别与逻辑单元-2和逻辑单元-5连接、将输入的s0i与ti进行逻辑“与”运算、获取信息 的逻辑与门-2， 分别与逻辑单元-3和逻辑单元-5连接、将输入的s1i与ti进行逻辑“与”运算、获取信息 的逻辑与门-3， 分别与逻辑单元-4和逻辑单元-5连接、将输入的c1i与ti进行逻辑“与”运算、获取信息 的逻辑与门-4， 与逻辑与门-1连接的输出比特为 的寄存器， 与逻辑与门-2连接的输出比特为 的寄存器， 与逻辑与门-3连接的输出比特为 的寄存器， 与逻辑与门-4连接的输出比特为 的寄存器； 所述 为任意二进制整数X＝(±xn-1...±x1±x0)，Y＝(±yn-1...±y1±y0)，Z＝(±zn-1...±z1±z0)的无符号数 的第i项，其中 所述 为任意二进制整数X＝(±xn-1...±x1±x0)，Y＝(±yn-1...±y1±y0)，Z＝(±zn-1...±z1±z0)的冗余数 的第i项，其中 n为大于64的任意正整数； 所述算符’∧’表示按位逻辑’与’运算，算符’∨’表示按位逻辑’或’运算，算符 表示按位逻辑’异或’运算，算符“～”表示按位逻辑’取反’运算。。 【当前权利人】成都卫士通信息产业股份有限公司 【当前专利权人地址】四川省成都市高新区创业路8号 【专利权人类型】其他股份有限公司(上市) 【统一社会信用代码】9151010070927392XM 【家族被引证次数】5
