【摘要】 本发明是有关于整合处理器和硬件SIP的单芯片系统。该单芯片系统包括：一处理器具有一处理器核心以执行多个处理器指令。一硬件SIP用以执行一预定运算，其具有一输入缓冲器和一输出缓冲器，其中，输入缓冲器可接收传送至硬件SIP并由硬件SIP执行预定运算的数据，输出缓冲器可暂存硬件SIP执行预定运算后所产生的数据。一区域数据总线接口使用一区域数据总线以连接处理器及硬件SIP，用以让处理器核心能经由区域数据总线接口而传送数据至硬件SIP的输入缓冲器，进而由该硬件SIP执行预定运算。本发明还提供了另一种整合处理器和硬件SIP的单芯片系统，使用本发明能够提升单芯片系统的整体效能。 【专利类型】发明授权 【申请人】凌阳科技股份有限公司 【申请人类型】企业 【申请人地址】中国台湾新竹科学工业园区创新一路19-1号 【申请人地区】中国 【申请人城市】台湾省 【申请号】CN200810180763.3 【申请日】2008-12-02 【申请年份】2008 【公开公告号】CN101452431B 【公开公告日】2010-04-21 【公开公告年份】2010 【授权公告号】CN101452431B 【授权公告日】2010-04-21 【授权公告年份】2010.0 【IPC分类号】G06F13/36 【发明人】陈启民 【主权项内容】一种整合处理器和硬件SIP的单芯片系统，其特征在于，该单芯片系统包含：处理器，具有一处理器核心，该处理器核心用以执行处理器指令；硬件SIP，用以执行至少一预定运算，该硬件SIP具有一输入缓冲器、一输出缓冲器、一控制暂存器及一硬件SIP核心，其中，所述输入缓冲器用以接收欲传送至所述硬件SIP核心的数据，所述硬件SIP核心对所述输入缓冲器的数据执行所述预定运算，所述控制暂存器用以控制所述硬件SIP核心的预定运算，所述输出缓冲器用以暂存所述硬件SIP核心执行预定运算后所产生的数据；以及区域数据总线接口，通过区域数据总线连接所述处理器和所述硬件SIP，用以让所述处理器核心能经由所述区域数据总线接口而传送数据至所述硬件SIP的输入缓冲器，进而由所述硬件SIP核心执行预定运算。 【当前权利人】凌阳科技股份有限公司 【当前专利权人地址】中国台湾新竹科学工业园区创新一路19-1号 【引证次数】3.0 【他引次数】3.0 【家族引证次数】3.0
