【摘要】 本发明公开了一种可重构的乘法器，包括：输入单元，用于将乘数和 被乘数分别输出至部分积产生单元；部分积产生单元，用于对接收自输入 单元的乘数和被乘数的每一位进行操作产生一个部分积，并输出给部分积 压缩单元；部分积压缩单元，用于对部分积产生单元输入的部分积进行进 位保留加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终 积合成单元；最终积合成单元，包括一低位超前进位加法器和一高位超前 进位加法器，用于对接收自部分积压缩单元的一排和信号以及一排进位信 号进行合并而产生积，并输出给输出单元；输出单元，用于将接收自最终 积合成单元的积采用异步操作或同步操作方式进行输出。本发明能够大大 提高FPGA处理数据运算的速度。 【专利类型】发明申请 【申请人】中国科学院半导体研究所 【申请人类型】科研单位 【申请人地址】100083北京市海淀区清华东路甲35号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810116397.5 【申请日】2008-07-09 【申请年份】2008 【公开公告号】CN101625634A 【公开公告日】2010-01-13 【公开公告年份】2010 【发明人】余洪敏; 陈陵都; 刘忠立 【主权项内容】1、一种可重构的乘法器，其特征在于，包括： 输入单元，用于将乘数和被乘数分别输出至部分积产生单元； 部分积产生单元，用于对接收自输入单元的乘数和被乘数的每一位进 行操作产生一个部分积，并输出给部分积压缩单元； 部分积压缩单元，用于对部分积产生单元输入的部分积进行进位保留 加法器累加压缩，得到一排和信号以及一排进位信号，输出给最终积合成 单元； 最终积合成单元，包括一低位超前进位加法器和一高位超前进位加法 器，用于对接收自部分积压缩单元的一排和信号以及一排进位信号进行合 并而产生积，并输出给输出单元； 输出单元，用于将接收自最终积合成单元的积采用异步操作或同步操 作方式进行输出。 【当前权利人】中国科学院半导体研究所 【当前专利权人地址】北京市海淀区清华东路甲35号 【统一社会信用代码】12100000400012385U 【被引证次数】16 【家族被引证次数】16
