【摘要】 本发明是有关一种记忆体阵列及其用于制造一记忆体阵列的方法。该记忆体阵列，包含具有复数大略平行对准沟渠的一半导体主体。沟渠包含半导体材料，例如掺杂的非晶硅，作为此记忆体阵列的源极/漏极线。绝缘线布置于半导体主体以及沟渠内的半导体材料间。在交会点阵列内，复数字线覆盖复数沟渠及半导体主体内的沟道区域。电荷捕捉结构布置于字线及交叉点内的沟道区域间，以提供一快闪记忆胞的阵列。电荷捕捉结构包含介电材质电荷捕捉结构，作为储存资料的程序化及抹除。该用以制造上述元件的方法，包含：在沟道区域上形成此电荷捕捉结构前，布局及形成具有绝缘衬里的源极/漏极线。本发明能具有小于200纳米沟道长度，可提供高密度的NOR或AND架构的快闪内存元件。 【专利类型】发明授权 【申请人】旺宏电子股份有限公司 【申请人类型】企业 【申请人地址】中国台湾新竹市 【申请人地区】中国 【申请人城市】台湾省 【申请号】CN200810170224.1 【申请日】2008-10-14 【申请年份】2008 【公开公告号】CN101521205B 【公开公告日】2010-11-17 【公开公告年份】2010 【授权公告号】CN101521205B 【授权公告日】2010-11-17 【授权公告年份】2010.0 【IPC分类号】H01L27/115; H01L23/522; H01L21/8247; H01L21/768; G11C16/14 【发明人】古绍泓; 叶腾豪; 李士勤; 林上伟; 吴家伟; 韩宗廷; 陈铭祥; 吕文彬 【主权项内容】一种记忆体阵列，其特征在于其包含：一半导体主体；复数个沟渠平行对准于该半导体主体，该些沟渠包含具有一第一导电类型的半导体材料作为该记忆体阵列的源极/漏极线，且在该第一导电类型半导体材料及该半导体主体之间是存在绝缘衬里；复数个字线置于该复数个沟渠之上，并与之交错；以及电荷捕捉结构在该字线及该半导体主体之间以形成复数个记忆胞，藉由该字线并联，该电荷捕捉结构是用以储存资料。 【当前权利人】旺宏电子股份有限公司 【当前专利权人地址】中国台湾新竹市 【引证次数】3.0 【他引次数】3.0 【家族引证次数】15.0 【家族被引证次数】13
