【摘要】 本发明公开了属于集成电路设计制造技术领域的一种交叉型铁电存储阵列结构。该阵列结构以交叉型铁电存储单元为基本组成部分，每个铁电存储单元在横纵方向上分别与同行或同列的存储单元共用控制线CL，同一列的存储单元之间共用列方向上的数据信号线BL，同一行的存储单元之间共用行方向上的BL，行与列之间不共用BL。本发明基于铁电存储器的数据存储和读写机理，借鉴了FeRAM合并PL阵列架构的部分原理和读写方式，使得存储单元的控制和数据读写均可以同时沿行列两个方向进行，可以很容易的实现多位数据的并行读写，优化电路的对称性和外围电路的排布，降低译码和驱动电路的数目和规模，并且可以减小BL线长度进而提高读写速度。 【专利类型】发明授权 【申请人】清华大学 【申请人类型】学校 【申请人地址】100084 北京市100084-82信箱 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810101920.7 【申请日】2008-03-14 【申请年份】2008 【公开公告号】CN101236778B 【公开公告日】2010-06-02 【公开公告年份】2010 【授权公告号】CN101236778B 【授权公告日】2010-06-02 【授权公告年份】2010.0 【IPC分类号】G11C11/22 【发明人】贾泽; 胡洪; 章英杰; 任天令 【主权项内容】一种交叉型铁电存储阵列结构，其特征在于，该交叉型铁电存储阵列结构以交叉型铁电存储单元为基本组成部分，所述交叉型铁电存储单元由4个1T1C存储结构：Ce1、Ce2、Ce3和Ce4构成；一条行控制线CL_R2；一条列控制线CL_C2；两条行数据线BL_R2及BL_R3和两条列数据线BL_C2及BL_C3组成；其中，每个铁电存储单元在横纵方向上分别与同行或同列的存储单元共用一条行控制线CL_R2和共用一条列控制线CL_C2；同一列的存储单元之间共用列方向上的列数据线BL_C2及BL_C3，同一行的存储单元之间共用行方向上的行数据线BL_R2及BL_R3，行与列之间不共用数据信号线BL。 【当前权利人】清华大学 【当前专利权人地址】北京市100084-82信箱 【专利权人类型】公立 【统一社会信用代码】12100000400000624D 【引证次数】1.0 【他引次数】1.0 【家族引证次数】1.0 【家族被引证次数】2
