【摘要】 本发明提出一种防止时钟在两个不同时钟域间动态切换出现毛刺的方法和电路，用于异步信号处理及低功耗管理设计时需要将一个模块的时钟在两个异域时钟间动态切换的电路中。本发明首先对切换使能做了跨时钟域处理，消除异域信号之间相互采样引起的亚稳态问题，并且在切换点将时钟保持住一段时间，待切换使能经同步操作稳定后再进行切换，有效消除时钟切换过程中可能出现的竞争，从而达到防止异步时钟动态切换时出现毛刺的目的，提高电路的稳定性与可靠性。 （，） 【专利类型】发明授权 【申请人】北京中电华大电子设计有限责任公司 【申请人类型】企业 【申请人地址】100015 北京市朝阳区高家园1号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】朝阳区 【申请号】CN200810113119.4 【申请日】2008-05-28 【申请年份】2008 【公开公告号】CN101593221B 【公开公告日】2010-10-27 【公开公告年份】2010 【授权公告号】CN101593221B 【授权公告日】2010-10-27 【授权公告年份】2010.0 【IPC分类号】G06F17/50; H03K5/1252 【发明人】关红波 【主权项内容】一种防止异域时钟动态切换时出现毛刺的方法，其特征在于用与时钟切换使能变化沿不同的时钟边沿进行时钟切换使能的同步处理，并且在时钟切换点让输出时钟保持为固定电平，待时钟切换使能同步处理结束后再进行切换，有效防止时钟在两个时钟域动态切换过程中出现毛刺，具体包含以下步骤：1)在当前时钟Clk正沿，利用D触发器1对Input信号进行锁存，产生时钟切换使能信号SwitchEn，用来表示切换的方向，如当前时钟为Clk1，且SwitchEn为1，则时钟由Clk1切换到Clk2；如当前时钟为Clk2，且SwitchEn为0，则时钟由Clk2切换到Clk1；2)在Clk2时钟负沿，利用两个时钟负沿触发的D触发器2对时钟切换使能信号SwitchEn进行两次采样，消除亚稳态，生成信号SE_d2_Clk2；3)在Clk1时钟负沿，利用两个时钟负沿触发的D触发器3对时钟切换使能信号SwitchEn进行两次采样，消除亚稳态，生成信号SE_d2_Clk1；4)将SwitchEn、SE_d2_Clk2和SE_d2_Clk1送入与或组合逻辑(4)产生令输出时钟保持为高电平的使能信号Hold_En；5)将SwitchEn和SE_d2_Clk1输入给一个或非门(5)产生Clk1的选通信号Clk1_En；6)Hold_En和Clk1_En输入到两级两路选择器(6)，其中第一级选择器的两路输入分别为高电平“1”和Clk2，选通控制端为Hold_En，第二级选择器的两路输入分别为Clk1和第一级选择器的输出，选通控制端为Clk1_En，经过两路选通，最终输出切换后的无毛刺时钟Clk。 【当前权利人】北京中电华大电子设计有限责任公司 【当前专利权人地址】北京市朝阳区高家园1号 【专利权人类型】有限责任公司(外国法人独资) 【统一社会信用代码】911101057393507466 【家族被引证次数】14
