【摘要】 一种不通过打线即达成电性连接的芯片封装结构及其制作方法，包括：封装单元、至少一个半导体芯片、至少一个第一绝缘层、多个第一导电层、至少一个第二绝缘层及多个第二导电层。封装单元具有至少一个容置槽。半导体芯片容置于容置槽内，半导体芯片的上表面具有多个导电焊盘。第一绝缘层形成于多个导电焊盘之间，以使得多个导电焊盘彼此绝缘。多个第一导电层成形于第一绝缘层上，每一个第一导电层的一端电性连接于相对应的导电焊盘。第二绝缘层形成于多个第一导电层之间，以使得多个第一导电层彼此绝缘。多个第二导电层分别成形于多个第一导电层的另一相反端上。本发明可省略打线工艺并避免因打线而造成电性接触不良。 【专利类型】发明授权 【申请人】宏齐科技股份有限公司 【申请人类型】企业 【申请人地址】中国台湾新竹市 【申请人地区】中国 【申请人城市】台湾省 【申请号】CN200810090312.0 【申请日】2008-03-28 【申请年份】2008 【公开公告号】CN101546739B 【公开公告日】2010-12-15 【公开公告年份】2010 【授权公告号】CN101546739B 【授权公告日】2010-12-15 【授权公告年份】2010.0 【IPC分类号】H01L23/48; H01L21/50; H01L21/60; H01L21/78 【发明人】汪秉龙; 杨宏洲; 张正儒 【主权项内容】一种不通过打线即达成电性连接的芯片封装结构，其特征在于，包括：封装单元，其具有至少一个容置槽及一位于上述至少一容置槽内的内表面；至少一个半导体芯片，其容置于该至少一个容置槽内，并且该至少一个半导体芯片的上表面具有多个导电焊盘，上述至少一半导体芯片的底面及侧边接触该封装单元的内表面；第一绝缘单元，其具有至少一个形成于所述多个导电焊盘之间的第一绝缘层，以使得所述多个导电焊盘彼此绝缘；第一导电单元，其具有多个成形于该至少一个第一绝缘层上的第一导电层，并且每一个第一导电层的一端电性连接于相对应的导电焊盘，每一个第一导电层的一侧边外露出来；第二绝缘单元，其具有至少一个形成于所述多个第一导电层之间的第二绝缘层，以使得所述多个第一导电层彼此绝缘；以及第二导电单元，其具有多个成形于所述多个第一导电层的另一相反端上的第二导电层，每一个第二导电层的上表面外露出来，每一个第二导电层的上表面与上述至少一第二绝缘层的上表面切齐。 【当前权利人】宏齐科技股份有限公司 【当前专利权人地址】中国台湾新竹市 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】8
