【摘要】 本发明涉及一种基于矩阵分块的高速LDPC译码器实现方法，属于信道编码技术领域。本发明的方法包括以下具体步骤：(1)构造具有分块校验矩阵的LDPC码：首先利用代数的方法构造一个校验矩阵，该校验矩阵中没有小环，以保证所构造码字的性能；然后按照一定的规则，对该校验矩阵的行进行重排，使得重排后的校验矩阵具有分块的结构。(2)在LDPC码的校验矩阵具有分块结构的情况下，对其实现高速并行译码。本发明的方法，可以在工程上实现LDPC码的高速并行译码，译码复杂度很低，所构造的码字中无小环，性能非常好，与随机构造的码字性能相当。 【专利类型】发明授权 【申请人】北京理工大学 【申请人类型】学校 【申请人地址】100081 北京市海淀区中关村南大街5号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810117815.2 【申请日】2008-08-04 【申请年份】2008 【公开公告号】CN101335592B 【公开公告日】2010-12-15 【公开公告年份】2010 【授权公告号】CN101335592B 【授权公告日】2010-12-15 【授权公告年份】2010.0 【IPC分类号】H04L1/00; H03M13/00 【发明人】安建平; 刘策伦; 卜祥元; 王忠勇 【主权项内容】一种基于矩阵分块的高速LDPC译码器实现方法，包括以下步骤：第一步构造具有分块校验矩阵的LDPC码：(1)根据所需构造码字的最大行重p与最大列重q确定所构造校验矩阵的分块数，为pq个分块；(2)取p个自然数a1，a2......ap，满足GCD(aj，M)＝1且(q‑1)aj＜M，j＝1，2…p；同时还要根据消除小环的条件，对该p个数a1，a2......ap进行选取，使得所构造的校验矩阵无小环；(3)按方法bji＝aji(modM)+1，i＝1，2…M，j＝1，2…p得到{1，2，....，M}的p个重新排列，式中M为校验矩阵的行数；然后构造矩阵H：，j，j＝1，2…p，方法为：H：，j第一列中非0元素所在的行号为bj1，bj2......bjq，第二列中非0元素所在的行号为bj(q+1)，bj(q+2)......bj(2q)，依此类推，再将p个H：，j合并起来，即得到校验矩阵H；(4)对第(3)步所构造的校验矩阵的行进行重排，使重排后的校验矩阵具有分块的结构，重排规则为：将H：，1第j列中非0元素所在的行b1[(j‑1)q+i]＝[(j‑1)q+i]a1(modM)+1移至第j+(i‑1)M/q行，i＝1，2…q，j＝1，2…，(M/q)；(5)对于规则LDPC码，到第(4)步后具有分块结构的校验矩阵即已构造完成；对于非规则LDPC码，只需再按照度分布规则将对应分块中的1变成0即可；第二步在LDPC码的校验矩阵具有分块结构的情况下，对其实现高速并行译码：(1)根据所要求的并行度及校验矩阵的分块数，确定需要的存储单元的数目：设每个分块矩阵分存在n个存储单元中，则需要npq个存储L(qij)和npq个存储L(rji)的存储单元；(2)利用公式L(qij)＝‑ri初始化L(qij)，初始化在npq个存储单元中同时并行进行；(3)利用式(6)进行校验节点迭代，其中 设存储器用的是双口RAM，则有2nq个CNU单元同时并行工作；(4)利用式(7)和式(8)L(qij)＝L(qi)‑L(rji) (8)进行变量节点迭代，设存储器用的是双口RAM，则有2np个VNU单元同时工作；(5)利用式(9)进行判决，得到最终的译码结果；其中，L(qij)为变量节点到校验节点的迭代信息，L(rji)为校验节点到变量节点的迭代信息，L(qij)初始化为信道输入对数似然比L(ci)，N(j)表示与校验节点j相连的变量节点的集合，η为修正因子，CNU为校验节点迭代运算，VNU为变量节点迭代运算，ri是译码器的输入数据，αi′j是L(qij)的符号值，βi′j是L(qij)的绝对值。dest_path_FSB00000233365900011.tif, dest_path_FSB00000233365900012.tif, FSB00000159090700021.tif, FSB00000159090700022.tif。 【当前权利人】北京理工大学 【当前专利权人地址】北京市海淀区中关村南大街5号 【统一社会信用代码】12100000400009127B 【引证次数】4.0 【他引次数】4.0 【家族引证次数】4.0 【家族被引证次数】11
