【摘要】 本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。 【专利类型】发明授权 【申请人】中国科学院计算技术研究所 【申请人类型】科研单位 【申请人地址】100190 北京市海淀区中关村科学院南路6号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810116243.6 【申请日】2008-07-07 【申请年份】2008 【公开公告号】CN101320344B 【公开公告日】2010-10-13 【公开公告年份】2010 【授权公告号】CN101320344B 【授权公告日】2010-10-13 【授权公告年份】2010.0 【IPC分类号】G06F11/26 【发明人】马啸宇; 范东睿; 包尔固德; 张轮凯 【主权项内容】一种多核或众核处理器功能验证设备，其特征在于，包括重复逻辑电路(5)、片上存储(3)以及其它逻辑电路(2)；所述的重复逻辑电路(5)包括用于模拟所述多核或众核处理器中的各个结点的复用结点(8)、用于对所述复用结点(8)的功能验证过程进行控制的控制模块(7)和用于存储与所述复用结点(8)的功能验证过程相关数据的存储模块(6)；其中，所述的片上存储(3)和所述的存储模块(6)在FPGA的片上存储资源上实现；所述的其它逻辑电路(2)、控制模块(7)和复用结点(8)在FPGA的可编程逻辑资源上实现；其中，所述的复用结点(8)在所述处理器中的同构结点的基础上，为所述同构结点中每一个寄存器增加一条与外部进行数据输入输出的数据通路，并为所述数据通路设置一个使能信号，还要为所述同构结点增加用于控制所述复用结点运行与否的结点运行使能信号；或所述的复用结点(8)在所述处理器中的相似结点的基础上，将各个所述相似结点的相同部分以及各个相似结点的不同部分整合在一起，为所述不同部分分别设置一个使能信号；为整合后的结点中的每一个寄存器增加一条与外部进行数据输入输出的数据通路，并为所述数据通路设置一个使能信号；增加用于控制所述复用结点运行与否的结点运行使能信号；所述的控制模块(7)利用用于记录存储地址分配的表结构(9)和用于记录特定功能逻辑电路块端口互连关系的表结构(10)对所述复用结点(8)的功能验证过程进行控制。 【当前权利人】中国科学院计算技术研究所 【当前专利权人地址】北京市海淀区中关村科学院南路6号 【统一社会信用代码】12100000400012342E 【引证次数】4.0 【自引次数】1.0 【他引次数】3.0 【家族引证次数】4.0 【家族被引证次数】15
