【摘要】 一种用于浮点除法和平方根运算的预处理电路结构，属于浮点运算单元设计领域，其特 征在于，先用操作数处理电路把操作数分为23位尾数和指数最低位，再用尾数截取电路从高 到低截取15位尾数，依次分为高6位、中间4位、低1位和低4位，经处理后作为地址从对 称双向查找表中得到六个部分和数据，经补位后，在表示除法或平方根运算的操作状态信号 及指数最低位的控制下，用选择电路得出相应运算下的两个部分和，再经加法、和处理及再 次选择后，得到操作数的倒数或平方根倒数的尾数为14位精度的近似值，作为单精度浮点除 法和平方根运算用的最终的初始值。本发明具有速度快、查找表占用硬件面积小的优点。 【专利类型】发明授权 【申请人】清华大学 【申请人类型】学校 【申请人地址】100084北京市海淀区100084-82信箱 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810055617.8 【申请日】2008-01-04 【申请年份】2008 【公开公告号】CN100583024C 【公开公告日】2010-01-20 【公开公告年份】2010 【授权公告号】CN100583024C 【授权公告日】2010-01-20 【授权公告年份】2010.0 【IPC分类号】G06F7/57; G06F7/48 【发明人】李兆麟; 张昕悦; 李恭琼 【主权项内容】1.一种用于浮点除法和平方根运算的预处理电路结构，其特征在于，含有：操作数处理电路、尾数截取电路、第一异或电路、第一地址寄存器、第二地址寄存器、第一至第六共六个存储器、补位电路、第一选择电路、第二异或电路、加法电路、和处理电路，以及第二选择电路，其中， 操作数处理电路，输入是单精度操作数operand_A，输出是：a_man，操作数operand_A的23位尾数；exp_odd_even，单精度浮点数存储格式中操作数operand_A的指数的最低位； 尾数截取电路，输入是数据a_man，输出为：所述数据a_man的高6位y0、第7至第10位y1、第11位c，以及第12至第15位y2； 第一异或电路，输入是所述尾数截取电路输出的数据c，以及y2，在对所述数据y2的每一位与数据c作异或后，得到y2_xor，共4位； 第一地址寄存器，输入是所述尾数截取电路输出的数据y0和y1，输出的地址共10位，用s0表示； 第二地址寄存器，输入是所述尾数截取电路输出的数据y0，以及所述第一异或电路输出的数据y2_xor，输出的地址共10位，用s1表示； 第一存储器，作倒数查找表用，地址位为10位，数据位为15位，在地址h中存储的数据是：d＝1/(1+h1×2-6+h2×2-10+δ2+δ3)，h1为地址h的高6位，h2为地址h的低4位，δ2＝2-11-2-16，δ3＝2-16-2-24，d就近舍入得到16位有效数字，其中第一位是1，在地址h中只存储后15位，所述第一存储器的输入是所述第一地址寄存器输出的地址s0，输出是数据Q1； 第二存储器，作平方根查找表1用，地址位为10位，数据位为15位，在地址h中存储的数据是： h1为地址h的高6位，h2为地址h的低4位，δ2＝2-11-2-16，δ3＝2-16-2-24，d就近舍入得到16位有效数字，其中第一位是1，在地址h中只存储后15位，所述第二存储器的输入是所述第一地址寄存器输出的地址s0，输出是数据Q2； 第三存储器，作平方根查找表2用，地址位为10位，数据位为15位，在地址h中存储的数据是： h1为地址h的高6位，h2为地址h的低4 位，δ2＝2-11-2-16，δ3＝2-16-2-24，d就近舍入得到16位有效数字，其中第一位是1，在地址h中只存储后15位，所述第三存储器的输入是所述第一地址寄存器输出的地址s0，输出是数据Q3； 第四存储器，也作倒数查找表用，地址位为10位，数据位为5位，在地址h中存储的数据是：d＝-[1/(1+h1×2-6+δ1+δ2+δ3)2]×(h2×2-15-δ2)，h1为地址h的高6位，h2为地址h的低4位，δ1＝2-7-2-11，δ2＝2-11-2-16，δ3＝2-16-2-24，d截取前5位有效数字，将这5位有效数字存储在地址h中，所述第四存储器的输入是所述第二地址寄存器输出的地址s1，输出是数据Q4； 第五存储器，也作平方根查找表1用，地址位为10位，数据位为4位，在地址h中存储的数据是： h1为地址h的高6位，h2为地址h的低4位，δ1＝2-7-2-11，δ2＝2-11-2-16，δ3＝2-16-2-24，d截取前4位有效数字，将这4位有效数字存储在地址h中，所述第五存储器的输入是所述第二地址寄存器输出的地址s1，输出是数据Q5； 第六存储器，也作平方根查找表2用，地址位为10位，数据位为4位，在地址h中存储的数据是： h1为地址h的高6位，h2为地址h的低4位，δ1＝2-7-2-11，δ2＝2-11-2-16，δ3＝2-16-2-24，d截取前4位有效数字，将这4位有效数字存储在地址h中，所述第六存储器的输入是所述第二地址寄存器输出的地址s1，输出是数据Q6； 补位电路，六个输入端分别依次与所述第一至第六存储器的输出端相连，分别输入数据Q1至Q6，该补位电路在数据Q1、Q2、Q3前各补01，依次得到r1、r2和r3，在数据Q4前补12位0，得到r4，在数据Q5、Q6前各补13位0，得到r5、r6，从r1至r6的每一个数据均为17位； 第一选择电路，分别设有数据exp_odd_even、以及操作状态信号operation_in的输入端，operation_in＝0表示需要除法运算的初始值，operation_in＝1表示需要平方根运算的初始值，所述第一选择电路还设有六个输入端，分别与所述补位电路的六个输出端相连，输入数据r1、r2、r3、r4、r5和r6，当operation_in＝1且exp_odd_even＝1时，所述第一选择电路输出r2和r5，当operation_in＝1且exp_odd_even＝0时，所述第一选择电路输出r3和r6，在其他情况下，所述第一选择电路输出r1和r4，所述第一选择电路的两个输出分别用a0、a1表示； 第二异或电路，两个输入端分别与所述尾数截取电路的数据c的输出端、所述第一选择电路的数据a1的输出端相连，将数据a1的每一位与数据c作异或，得到a1_xor，共17位； 加法电路，两个数据输入端分别与所述第一选择电路的数据a0的输出端、所述第二异或电路的数据a1_xor的输出端相连，首先把数据a0和a1_xor相加，得到17位的和，再把这17位的和就近舍入到15位，当第16位是1时则进位，是0时则截断，得到和sum，共15位； 和处理电路，输入端与所述加法电路的数据sum的输出端相连，截取sum的第3位到第15位，再在前面补001111110，后面补10个0，得到seed1，共32位；再截取sum的第2位到第15位，前面补001111111，后面补9个0，得到seed2，共32位；再截取sum的第1位，得到flag； 第二选择电路，控制信号输入端与所述和处理电路的信号flag的输出端相连，两个数据输入端分别与所述和处理电路的数据seed1、seed2的输出端相连，当flag＝0时，选择seed1输出，当flag＝1时，选择seed2输出，输出结果x0即为所述预处理电路结构的输出结果，共32位，作基于乘法迭达实现的单精度浮点除法或平方根运算的初始值用。 【当前权利人】易程科技股份有限公司 【当前专利权人地址】北京市海淀区王庄路1号清华同方科技广场A座18层 【专利权人类型】公立 【统一社会信用代码】12100000400000624D 【引证次数】3.0 【被引证次数】1 【他引次数】3.0 【被他引次数】1.0 【家族引证次数】3.0 【家族被引证次数】12
