【摘要】 本发明涉及半导体技术领域，公开了一种SOI电路ESD全局保护结构，包括：一种初级ESD保护结构和一种次级ESD保护结构保护输入端；一种智能电阻ESD保护结构和一种RC电路控制的输出泻流管结构加一种输出ESD保护结构保护输出端/双向端；一种RC电路控制的环线泻流管保护结构与串联的智能电阻结构放置在电源线环线与地线环线之间，与并联的二极管结构一起用于保护电源端与地端，并协助输入端、输出端/双向端泻放ESD电流。利用本发明，解决了SOI芯片输出端/双向端泻放ESD电流能力差的问题和单个环线泻流管泻放ESD电流能力有限的问题，使SOI集成电路ESD防护能力获得了全面的提升。 【专利类型】发明授权 【申请人】中国科学院微电子研究所 【申请人类型】科研单位 【申请人地址】100029 北京市朝阳区北土城西路3号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】朝阳区 【申请号】CN200810104230.7 【申请日】2008-04-16 【申请年份】2008 【公开公告号】CN101562187B 【公开公告日】2010-09-08 【公开公告年份】2010 【授权公告号】CN101562187B 【授权公告日】2010-09-08 【授权公告年份】2010.0 【IPC分类号】H01L27/12; H01L23/60; H02H9/00 【发明人】曾传滨; 海潮和; 李晶; 李多力; 韩郑生 【主权项内容】一种绝缘体上硅SOI电路ESD全局保护结构，其特征在于，该结构包括：两个位于输入端的初级ESD保护结构(102/102′)；两个位于输入端的次级ESD保护结构(104/104′)；一个位于输入端初级ESD保护结构(102/102′)与次级ESD保护结构(104/104′)之间的电阻保护结构(103)；两个位于输出端或双向端的输出ESD保护结构(107/107′)；一个位于输出端或双向端输出金属氧化物半导体MOS管(203/203′)的漏电极与输出ESD保护结构(107/107′)之间的智能电阻保护结构(106)；两个位于输出端或双向端输出MOS管(203/203′)的漏电极与智能电阻保护结构(106)之间的RC结构控制的输出泻流管结构(105/105′)；一个或多个位于电源环线VDD与地线环线GND之间的二极管保护结构(109)；多个位于电源环线VDD与地线环线GND之间的环线泻流管保护结构(111)；以及在电源环线VDD与环线泻流管保护结构(111)之间的智能电阻结构(110)。 【当前权利人】中芯国际集成电路制造(上海)有限公司; 中国科学院微电子研究所 【当前专利权人地址】上海市浦东新区张江路18号; 北京市朝阳区北土城西路3号中国科学院微电子研究所 【统一社会信用代码】12100000400834434U 【引证次数】2.0 【被引证次数】1 【他引次数】2.0 【被他引次数】1.0 【家族引证次数】2.0 【家族被引证次数】13
