【摘要】 本发明公开了一种阵列算术逻辑单元结构，包括通过互联总线相连的复数个算术逻辑单元簇、至少两个交换开关以及至少两个算法控制单元，算术逻辑单元簇各包含至少两个算术逻辑单元，交换开关包括互联开关和配置单元，互联开关设置在算术逻辑单元簇之间的互联总线上，配置单元与算法控制单元相连，算法控制单元用于控制配置单元生成运算功能配置和连接配置，互联开关根据连接配置确定其与算术逻辑单元簇中的各算术逻辑单元的连接关系，各算术逻辑单元根据运算功能配置对指定的输入数据进行指定的运算。本发明的阵列算术逻辑单元结构规模和功能可灵活配置，能够支撑不同特定算法处理的ASIC实现，提升了设计效率和效果，降低了设计研发费用。 【专利类型】发明授权 【申请人】北京大学深圳研究生院 【申请人类型】学校 【申请人地址】518055 广东省深圳市南山区西丽深圳大学城北大校区 【申请人地区】中国 【申请人城市】深圳市 【申请人区县】南山区 【申请号】CN200810068126.7 【申请日】2008-06-27 【申请年份】2008 【公开公告号】CN101320321B 【公开公告日】2010-06-02 【公开公告年份】2010 【授权公告号】CN101320321B 【授权公告日】2010-06-02 【授权公告年份】2010.0 【IPC分类号】G06F7/575; G06F9/302 【发明人】王新安; 戴鹏; 周丹; 叶兆华; 黄维; 刘彦亮; 魏来 【主权项内容】一种阵列算术逻辑单元结构，其特征在于，包括通过互联总线相连的复数个算术逻辑单元簇以及至少两个交换开关与至少两个算法控制单元，所述算术逻辑单元簇各包含至少两个算术逻辑单元，所述交换开关包括互联开关和配置单元，所述互联开关设置在所述算术逻辑单元簇之间的互联总线上，所述配置单元与所述算法控制单元相连，所述算法控制单元用于控制所述配置单元生成运算功能配置和连接配置，所述算法控制单元按照与所述交换开关一对一连接的方式布置成二维控制阵列，所述二维控制阵列中，各行的算法控制单元依次相连，各列的算法控制单元也依次相连，所述互联开关根据所述连接配置确定其与所连算术逻辑单元簇中的各算术逻辑单元的连接关系，所述各算术逻辑单元根据所述运算功能配置对指定的输入数据进行指定的运算，所述阵列算术逻辑单元结构还包括向所述二维控制阵列提供指令与数据加载的输入单元，所述二维控制阵列按列或按行连接所述输入单元，所述算术逻辑单元簇与所述交换开关在列方向上按照相间分布的方式连接，构成复数列的二维处理阵列，所述二维处理阵列和所述二维控制阵列按列相间排布。 【当前权利人】北京大学深圳研究生院 【当前专利权人地址】广东省深圳市南山区西丽深圳大学城北大校区 【统一社会信用代码】12440300455753025A 【引证次数】4.0 【他引次数】4.0 【家族引证次数】7.0 【家族被引证次数】4
