【摘要】 本发明是有关于一种集成电路结构，包括有钝化层；穿孔设于钝化层中；含铜通道形成于穿孔中；高分子层形成于钝化层上，其中高分子层包括有一开口，并暴露出含铜通道；后端钝化连接(PPI)线形成于高分子层中，其中后端钝化连接线延伸至此开口中，并物理性地接触于含铜通道；以及底凸块金属层形成于后端钝化连接线上，并电性连接于后端钝化连接线。本发明提出的集成电路结构，可减少电阻电容延迟(RC-Delay)效应和减少制程成本。 【专利类型】发明授权 【申请人】台湾积体电路制造股份有限公司 【申请人类型】企业 【申请人地址】中国台湾新竹市新竹科学工业园区力行六路8号 【申请人地区】中国 【申请人城市】台湾省 【申请号】CN200810089215.X 【申请日】2008-04-08 【申请年份】2008 【公开公告号】CN101425493B 【公开公告日】2010-11-17 【公开公告年份】2010 【授权公告号】CN101425493B 【授权公告日】2010-11-17 【授权公告年份】2010.0 【IPC分类号】H01L23/485; H01L23/522 【发明人】游秀美; 郭祖宽; 杨斐杰; 陈世明; 郑嘉仁 【主权项内容】一种集成电路结构，其特征在于其至少包括：一钝化层；一穿孔，设于该钝化层中；一含铜通道，形成于该穿孔中；一高分子层，覆盖于该钝化层上，其中该高分子层包括有一开口，其暴露出该含铜通道；一后端钝化连接线，形成于该高分子层中，其中该后端钝化连接线延伸至该开口中，并物理性地接触于该含铜通道；以及一底凸块金属层，形成于该后端钝化连接线上，并电性连接于该后端钝化连接线。 【当前权利人】台湾积体电路制造股份有限公司 【当前专利权人地址】中国台湾新竹市新竹科学工业园区力行六路8号 【引证次数】2.0 【被引证次数】2 【他引次数】2.0 【被自引次数】2.0 【家族引证次数】10.0 【家族被引证次数】114
