【摘要】 本发明公开了一种延迟锁相环DLL电路及调整输出时钟信号相位的方法，该电路包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。本发明提供的电路及方法可以根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。。 【专利类型】发明申请 【申请人】北京芯技佳易微电子科技有限公司 【申请人类型】企业 【申请人地址】100084 北京市清华科技园学研大厦B座301室 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810224124.2 【申请日】2008-10-16 【申请年份】2008 【公开公告号】CN101729063A 【公开公告日】2010-06-09 【公开公告年份】2010 【授权公告号】CN101729063B 【授权公告日】2012-05-30 【授权公告年份】2012.0 【IPC分类号】H03L7/08; G06F1/04 【发明人】王磊 【主权项内容】一种延迟锁相环DLL电路，其特征在于，包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。。： 【当前权利人】北京兆易创新科技有限公司; 兆易创新科技集团股份有限公司 【当前专利权人地址】北京市海淀区学院路30号科大天工大厦A12层; 北京市海淀区丰豪东路9号院8号楼1至5层101 【被引证次数】11 【被他引次数】11.0 【家族引证次数】5.0 【家族被引证次数】11
