【摘要】 基于时间域的超低功耗比较器属于超低功耗模拟数字转换器技术领域，其特征在于，在现有的电压-时间转换器VTC的基础上，用一个受时钟控制信号CCLK的反相信号CLKN，以及参考输出的反馈信号来控制或非门NOR1，使电容C1、电容C2的不同速度的放电过程快速中断，以降低能耗，相应地提高了比较器的工作速度。 【专利类型】发明授权 【申请人】清华大学 【申请人类型】学校 【申请人地址】100084 北京市100084-82信箱 【申请人地区】中国 【申请人城市】北京市 【申请人区县】海淀区 【申请号】CN200810114513.X 【申请日】2008-06-06 【申请年份】2008 【公开公告号】CN101320975B 【公开公告日】2010-04-14 【公开公告年份】2010 【授权公告号】CN101320975B 【授权公告日】2010-04-14 【授权公告年份】2010.0 【IPC分类号】H03M1/50; H03K5/24 【发明人】克兵格·赛客帝·玻梅; 乔飞; 杨华中 【主权项内容】基于时间域的超低功耗比较器，其特征在于，含有：动态电压-时间转换电路和触发反馈控制电路，其中：所述的动态电压-时间转换电路包含参考部分，输入部分和反馈部分；所述的参考部分，含有：第一PMOS管(M1)、第二PMOS管(M3)、第一NMOS管(M5)、第二NMOS管(M7)、第三PMOS管(M9)、第三NMOS管(M11)、第一电阻(R1)和第一电容(C1)，其中，所述第一PMOS管(M1)的源极接电源电压(Vdd)，该第一PMOS管(M1)的漏极和所述第二PMOS管(M3)的源极相连，该第二PMOS管(M3)的漏极与所述第一NMOS管(M5)的源极相连，该第一NMOS管(M5)的漏极和所述第二NMOS管(M7)的源极相连，该第二NMOS管(M7)的漏极经过第一电阻(R1)接地，所述第一PMOS管(M1)的栅极与所述第二PMOS管(M3)的漏极相连，所述第二NMOS管(M7)的栅极接入参考信号(VREF)，所述第三PMOS管(M9)的源极接所述电源电压(Vdd)，该第三PMOS管(M9)的漏极与所述第三NMOS管(M11)的源极相连，而该第三NMOS管(M11)的漏极接地，在所述参考部分中，所述第三PMOS管(M9)的栅极与所述第二PMOS管(M3)的漏极相连后，再对地接一个所述第一电容(C1)；所述输入部分，含有：第四PMOS管(M2)、第五PMOS管(M4)、第四NMOS管(M6)、第五NMOS管(M8)、第六PMOS管(M10)、第六NMOS管(M12)、第二电阻(R2)和第二电容(C2)，其中，所述第四PMOS管(M2)的源极接所述电源电压(Vdd)，而该第四PMOS管(M2)的漏极接所述第五PMOS管(M4)的源极，而该第五PMOS管(M4)的漏极接所述第四NMOS管(M6)的源极，而该第四NMOS管(M6)的漏极接所述第五NMOS管(M8)的源极，而该第五NMOS管(M8)的漏极经所述第二电阻(R2)接地，所述第四PMOS管(M2)的栅极与所述第五PMOS管(M4)的漏极相连，所述第六PMOS管(M10)的源极接所述电源电压(Vdd)，而该第六PMOS管(M10)的漏极与所述第六NMOS管(M12)的源极相连，而该第六NMOS管(M12)的漏极接地，所述第六PMOS管(M10)的栅极与所述第五PMOS管(M4)的漏极相连后，再对地接所述第二电容(C2)，所述第五NMOS管(M8)的栅极接入输入电压(VIN)；所述输入部分中的第五PMOS管(M4)的栅极与所述参考部分中的第二PMOS管(M3)的栅极相连后接入时钟控制信号(CCLK)，所述输入部分中的第六NMOS管(M12)的栅极和所述参考部分中的第三NMOS管的栅极相连后接入所述时钟控制信号(CCLK)的反相信号(CLKN)；所述的反馈部分，含有：或非门(NOR1)和第五反相器(I5)，该或非门(NOR1)的第一个输入端输入时钟控制信号(CCLK)的反相信号(CLKN)，该时钟控制信号(CCLK)的反相信号(CLKN)所述第五反相器(I5)的输出端，该第五反相器(I5)的输入端接所述时钟控制信号(CCLK)，该或非门(NOR1)的输出端同时与所述参考部分中第一NMOS管(M5)和所述输入部分中第四NMOS(M6)的栅极相连；所述的触发反馈控制电路，含有：串联的第一反相器(I1)和第二反相器(I2)，串联的第三反相器(I3)和第四反相器(I4)，以及一个D触发器(DFF)，其中：所述第一反相器(I1)的输入端接所述输入部分中第六PMOS管(M10)的漏极，而所述第二反相器(I2)的输出端与所述D触发器(DFF)的数据端(D)相连，所述第三反相器(I3)的输入端与所述参考部分中第三PMOS管(M9)的漏极相连，而所述第四反相器(I4)的输出端在与所述D触发器(DFF)的时钟端(CLK)相连后同时还连接到所述或非门(NOR1)的第二个输入端；在复位模式下，时钟控制信号(CCLK)为低电平，第一电容(C1)充电到该第一电容(C1)上的电压略大于所述电源电压(Vdd)与所述第一PMOS管(M1)的阈值电压(VTP1)之差，同时第二电容(C2)充电到该第二电容(C2)上的电压略大于所述电源电压(Vdd)与所述第四PMOS管(M2)的阈值电压(VTP2)之差；在比较模式下，时钟控制信号(CCLK)为高电平，第一电容(C1)和第二电容(C2)以不同速度放电，所述D触发器(DFF)按照输入电压(VIN)相对于参考电压(VREF)的大小输出比较结果，且由所述或非门(NOR1)在所述D触发器(DFF)锁定的同时，使第一电容(C1)和第二电容(C2)上的放电过程中断。 【当前权利人】清华大学 【当前专利权人地址】北京市100084-82信箱 【专利权人类型】公立 【统一社会信用代码】12100000400000624D 【引证次数】2.0 【被引证次数】1 【自引次数】1.0 【他引次数】1.0 【被他引次数】1.0 【家族引证次数】2.0 【家族被引证次数】23
