【摘要】 本发明公开了一种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。利用本发明，在芯片测试时，测试数据由M×N+K个测试数据输入端口输入，进行M×N+K条扫描链并行扫描，从而大大地缩短了测试时间。而且一部分扫描链是相同结构的，测试码复杂度也减少，这些都能缩减测试成本。在测试同构多核处理器中任一单核性能时，只需选择其中若干条扫描链，达到了“旁路”其余处理器核的效果。 【专利类型】发明申请 【申请人】中国科学院微电子研究所 【申请人类型】科研单位 【申请人地址】100029 北京市朝阳区北土城西路3号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】朝阳区 【申请号】CN200810226685.6 【申请日】2008-11-19 【申请年份】2008 【公开公告号】CN101738580A 【公开公告日】2010-06-16 【公开公告年份】2010 【授权公告号】CN101738580B 【授权公告日】2012-08-29 【授权公告年份】2012.0 【IPC分类号】G01R31/3185 【发明人】梁利平; 王志君 【主权项内容】一种面向同构多核处理器的可测性设计方法，其特征在于，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。 【当前权利人】中国科学院微电子研究所 【当前专利权人地址】北京市朝阳区北土城西路3号 【统一社会信用代码】12100000400834434U 【引证次数】4.0 【被引证次数】11 【他引次数】4.0 【被他引次数】11.0 【家族引证次数】4.0 【家族被引证次数】11
