【摘要】 本发明涉及一种薄膜晶体管液晶显示器阵列基板的制造方法，包括：沉积栅金属薄膜，通过构图工艺形成包括栅线、栅电极和公共电极线的图形；依次沉积栅绝缘层、半导体层、掺杂半导体层和源漏金属薄膜，采用半色调或灰色调掩模板通过构图工艺形成包括数据线、源电极、漏电极和TFT沟道区域的图形；沉积钝化层，涂覆光刻胶后，通过曝光、显影和刻蚀工艺在像素区域内形成钝化层凹坑，所述钝化层凹坑中暴露出部分漏电极；沉积透明导电薄膜，利用带膜剥离工艺去除光刻胶以及覆盖在光刻胶上的透明导电薄膜，在所述钝化层凹坑内形成像素电极图形，所述像素电极与漏电极直接连接。本发明缩短了生产时间，提高了生产效率，降低了生产成本。 【专利类型】发明申请 【申请人】京东方科技集团股份有限公司 【申请人类型】企业 【申请人地址】100016 北京市朝阳区酒仙桥路10号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】朝阳区 【申请号】CN200810240446.6 【申请日】2008-12-19 【申请年份】2008 【公开公告号】CN101752319A 【公开公告日】2010-06-23 【公开公告年份】2010 【授权公告号】CN101752319B 【授权公告日】2011-12-28 【授权公告年份】2011.0 【IPC分类号】H01L21/84; H01L21/768; G02F1/1362; H01L21/70; G02F1/13 【发明人】孙增辉; 胡文杰; 张卓; 邵喜斌 【主权项内容】一种薄膜晶体管液晶显示器阵列基板的制造方法，其特征在于，包括：步骤1、在基板上沉积栅金属薄膜，通过构图工艺形成包括栅线、栅电极和公共电极线的图形；步骤2、在完成步骤1的基板上依次沉积栅绝缘层、半导体层、掺杂半导体层和源漏金属薄膜，采用半色调或灰色调掩模板通过构图工艺形成包括数据线、源电极、漏电极和TFT沟道区域的图形；步骤3、在完成步骤2的基板上沉积钝化层，涂覆光刻胶后，通过曝光、显影和刻蚀工艺在像素区域内形成钝化层凹坑，所述钝化层凹坑中暴露出部分漏电极；步骤4、在完成步骤3的基板上沉积透明导电薄膜，利用带膜剥离工艺去除光刻胶以及覆盖在光刻胶上的透明导电薄膜，在所述钝化层凹坑内形成像素电极图形，所述像素电极与漏电极直接连接。 【当前权利人】京东方科技集团股份有限公司 【当前专利权人地址】北京市朝阳区酒仙桥路10号 【专利权人类型】其他股份有限公司(上市) 【统一社会信用代码】911100001011016602 【被引证次数】22 【被自引次数】12.0 【被他引次数】10.0 【家族引证次数】4.0 【家族被引证次数】22
