【摘要】 本发明涉及到相变存储芯片(PCRAM)的高密度相变存储单元结构、三维电路设计布局与制造工艺流程。本发明为了实现PCRAM芯片存储阵列的高密度，通过三维立体布局设计，把基于CMOS(互补金属氧化物半导体)工艺的外围电路放在存储阵列的下面，上述外围电路晶片通过CMP(化学机械抛光)工艺实现平坦化。对P型或N型硅片进行外延技术形成N/P(或P/N)结，通过对准装置实现该硅片与上述CMOS硅片的低温键合，通过晶片剥离技术或背面减薄的技术实现CMOS片上的整片N/P(或P/N)结，接着在其之上制备可逆相变电阻，之后采用Cu互联，最后通过常规的封装技术实现整个芯片；从而整体实现三维立体1R1D芯片结构。 【专利类型】发明授权 【申请人】中国科学院上海微系统与信息技术研究所 【申请人类型】科研单位 【申请人地址】200050 上海市长宁区长宁路865号 【申请人地区】中国 【申请人城市】上海市 【申请人区县】长宁区 【申请号】CN200810033926.5 【申请日】2008-02-26 【申请年份】2008 【公开公告号】CN101232038B 【公开公告日】2010-12-08 【公开公告年份】2010 【授权公告号】CN101232038B 【授权公告日】2010-12-08 【授权公告年份】2010.0 【IPC分类号】H01L27/24; H01L23/522; H01L21/822; H01L21/768; G11C11/56 【发明人】宋志棠; 刘波; 宝民; 丁晟; 刘卫丽; 封松林 【主权项内容】一种高密度相变存储器结构的制备方法，其特征在于制作步骤是：①在清洗好的8‑12英寸的P型或N型硅片上，通过常规的外延技术实现N/P结，通过控制N/P结的硼和磷的掺杂浓度，使其呈现以N/P结为中心的由中心向表面逐步变浓的浓度梯度，以减小N/P结与上下电路的串联电阻，接着在硅片上的N/P结形成后，使微区粗糙度小于整片的平均粗糙度小于5μm与整片的翘曲度小于20μm，以满足键合的条件；同样外围控制电路的CMOS硅片，通过抛光工艺实现使微区粗糙度、平均粗糙度与翘曲度的键合要求，通过表面等离子体处理实现450℃的图形化键合，以键合上述已形成N/P结的硅片和所述外围控制电路的CMOS片；然后通过背面减薄的剥离技术实现整片的CMOS外围控制电路的N/P结；②在步骤①已实现整片的CMOS外围控制电路的N/P结上，依次沉积减小热损的第一过渡层、沉积相变材料、沉积减小热损的第二过渡层与上电极，曝光刻蚀到键合界面；③通过原子层沉积或原子气相沉淀的方法制备高密度的SiO2介质材料，实现构成存储单元的成型与骨架；④采用SOL‑GEL工艺，填充入多孔的低介电常数k的介质材料；⑤通过CMP成型工艺实现平坦化，多孔的低介电常数k介质材料由于其热导系数低，可以很好地避免存储操作过程由热扩散引起的串扰与热损问题；⑥存储单元阵列与外围电路实现联接，利用Cu互联，整体实现电流从底层的CMOS控制电路向上流向可逆相变电阻，在由可逆相变电阻向下流回到CMOS控制电路的电流回路方式；最后通过常规的封装技术实现整个芯片。FSB00000213308900011.tif 【当前权利人】中国科学院上海微系统与信息技术研究所 【当前专利权人地址】上海市长宁区长宁路865号 【统一社会信用代码】12100000425006790C 【引证次数】3.0 【被引证次数】4 【他引次数】3.0 【被他引次数】4.0 【家族引证次数】3.0 【家族被引证次数】27
