【摘要】 本发明涉及一种采用LIGBT输出级的集成电路，其包括控制电路以及 LDMOS输出级与LIGBT输出级，所述LDMOS输出级与LIGBT输出级的栅 极与控制电路连接，其中在电位相同时，所述LDMOS输出级的源极与LIGBT 输出级的阴极连接，所述LDMOS输出级的漏极与LIGBT输出级的阳极连接。 由于LDMOS器件耐压与导通电阻之间的矛盾，使LDMOS作为集成电路输出 级时，具有较大的导通电阻，增加了集成电路输出级的导通损耗。本发明采用 具有电导调制效应的LIGBT输出级，降低输出级单位面积的导通电阻，提高 输出级单位面积的电流能力，从而减小集成电路面积及节约芯片成本。 【专利类型】发明授权 【申请人】深圳市联德合微电子有限公司 【申请人类型】企业 【申请人地址】518057广东省深圳市高新区科技南6路29栋南座4B 【申请人地区】中国 【申请人城市】深圳市 【申请人区县】南山区 【申请号】CN200810217389.X 【申请日】2008-11-19 【申请年份】2008 【公开公告号】CN100586018C 【公开公告日】2010-01-27 【公开公告年份】2010 【授权公告号】CN100586018C 【授权公告日】2010-01-27 【授权公告年份】2010.0 【发明人】乔明; 赵磊; 张波 【主权项内容】1、一种采用LIGBT输出级的集成电路，其特征在于，包括设置在集成 电路模块上的控制电路(1)、LDMOS输出级(6)和LIGBT输出级(7)； 所述LDMOS输出级(6)包括栅极区、低压源极区(2)及高压漏极区 (3)，所述LIGBT输出级(7)包括栅极区、低压阴极区(4)及高压阳极区 (5)； 其中，所述LDMOS输出级(6)及LIGBT输出级(7)的栅极区与控制 电路(1)连接； 在电位相同时，所述LDMOS输出级(6)的低压源极区(2)与LIGBT 输出级(7)的低压阴极区(4)连接，所述LDMOS输出级(6)的高压漏极 区(3)与LIGBT输出级(7)的高压阳极区(5)连接； 所述LDMOS输出级(6)的低压源极区(2)与LIGBT输出级(7)的 低压阴极区(4)在电位不同时不共用； 所述LDMOS输出级(6)的低压源极区(2)与LIGBT输出级(7)的 低压阴极区(4)在电位相同时共用，所述LDMOS输出级(6)的高压漏极 区(3)与LIGBT输出级(7)的高压阳极区(5)交替构成。 【当前权利人】无锡市芯茂微电子有限公司 【当前专利权人地址】江苏省无锡市滨湖区高浪东路999号B1栋9层 【专利权人类型】有限责任公司(自然人独资) 【统一社会信用代码】9144030073627483XU 【家族被引证次数】4
