【摘要】 本发明公开了一种连续视频数据流的缩放系统，该缩放系统包括堆 栈、行缓存、第一加权模块、点缓存、时钟产生模块、第二加权模块和锁 存模块，其中输入信号经堆栈输入至行缓存，再依次经过第一加权模块、 点缓存和第二加权模块进行处理，最后经锁存模块输出；其中输入时钟输 入至堆栈、行缓存和时钟产生模块，所述时钟产生模块输出读时钟至行缓 存和点缓存，输出缩放时钟至锁存模块。该系统通过使输入时钟、输入数 据与输出时钟、输出数据之间达到一种动态的平衡来实现无需SDRAM的 缩放处理，从而大大减少了芯片面积，降低了设计成本。 【专利类型】发明申请 【申请人】深圳艾科创新微电子有限公司 【申请人类型】企业 【申请人地址】518057广东省深圳市南山区高新区中区科技中二路软件园一期4栋4楼406室 【申请人地区】中国 【申请人城市】深圳市 【申请人区县】南山区 【申请号】CN200810142101.7 【申请日】2008-08-26 【申请年份】2008 【公开公告号】CN101662598A 【公开公告日】2010-03-03 【公开公告年份】2010 【授权公告号】CN101662598B 【授权公告日】2013-04-24 【授权公告年份】2013.0 【IPC分类号】H04N5/44; H04N7/01 【发明人】林晓伟; 金善子; 刘俊秀; 严卫健; 石岭; 郑涛 【主权项内容】1、一种连续视频数据流的缩放系统，其特征在于，该缩放系统包括堆 栈、行缓存、第一加权模块、点缓存、时钟产生模块、第二加权模块和锁 存模块，其中 输入信号经堆栈输入至行缓存，再依次经第一加权模块、点缓存和第 二加权模块进行处理，最后经锁存模块输出； 输入时钟输入至堆栈、行缓存和时钟产生模块，所述时钟产生模块输 出读时钟至行缓存和点缓存；输出缩放时钟至锁存模块。 【当前权利人】深圳开阳电子股份有限公司 【当前专利权人地址】广东省深圳市南山区西丽街道西丽社区留新四街万科云城三期C区八栋A座3601房 【统一社会信用代码】914403007152550315 【被引证次数】8 【被自引次数】2.0 【被他引次数】6.0 【家族引证次数】3.0 【家族被引证次数】8
