【摘要】 本发明公开了一种基于AVS的环路滤波器的硬件实现方法。它将传统行列转换结构中80个8位可控寄存器修改为80个8位纯寄存器。垂直滤波时数据不需要从最左端输入，只需从p2的左端输入即可，水平缓冲6个周期后即可再进行垂直缓冲。左右两边的寄存组还可以在一维滤波模块进行复用。行列转换将垂直数据转换成水平数据，使得一维滤波模块能统一处理水平和垂直数据，具有节约资源，减少了近一半的面积，同时也极大的减少时钟周期和降低了模块功耗的优点。环路滤波器中的时序控制模块中采用Mealy状态机来实现，根据不同的边界强度(BS)值，控制处理过程的状态转移，达到了对数据的合理处理和状态的自适应跳转，使系统代码易于维护。 【专利类型】发明授权 【申请人】暨南大学 【申请人类型】学校 【申请人地址】510632 广东省广州市天河区石牌暨南大学 【申请人地区】中国 【申请人城市】广州市 【申请人区县】天河区 【申请号】CN200810198170.X 【申请日】2008-08-29 【申请年份】2008 【公开公告号】CN101345880B 【公开公告日】2010-09-01 【公开公告年份】2010 【授权公告号】CN101345880B 【授权公告日】2010-09-01 【授权公告年份】2010.0 【IPC分类号】H04N7/26; H04N7/50; H04N19/82 【发明人】易清明; 张超; 石敏 【主权项内容】基于AVS的环路滤波器的硬件实现方法，该方法将所述环路滤波器设计成一个处理模块，所述处理模块包括行列转换模块、一维滤波模块、时序控制模块、参数计算模块和RAM，由系统总线将预处理的数据预先存入RAM中，所述行列转换模块将垂直数据转换成水平数据，并将水平数据输出给所述一维滤波模块进行滤波，一维滤波模块无需考虑数据在每帧图像中的位置，同时也无需存储当前宏块和左或上边的宏块，位置信号由时序控制模块统一发出的地址信号决定，其特征在于将所述行列转换模块分为三大部分：p7～p3的5列寄存器缓冲、p2～q2的6列行列转换寄存器组和q3～q7的5列寄存器缓冲；水平滤波时，数据从第一行缓冲到最后一行，一共需要8个时钟周期；垂直滤波时，数据不需要从行列转换模块的最左端输入，只需从p2的左端输入，水平缓冲6个周期后再进行垂直缓冲；所述行列转换模块包括48个8位可控寄存器和80个8位纯寄存器构成，所述纯寄存器中没有输入输出控制信号。 该数据由<>整理 【当前权利人】暨南大学 【当前专利权人地址】广东省广州市天河区石牌暨南大学 【专利权人类型】公立 【统一社会信用代码】1210000045541439X9 【引证次数】3.0 【他引次数】3.0 【家族引证次数】3.0
