【摘要】 具有应力膜的CMOS器件的制造方法，包括：在具有第一区域和第二区域的半导体基底上依次形成栅极介质层和栅导电层；去除第二区域部分厚度的栅导电层；图形化栅导电层，在第一区域和第二区域分别形成第一栅极和第二栅极；在第一栅极和第二栅极侧壁分别形成第一侧壁层和第二侧壁层；在第一栅极的两侧的半导体基底中形成源极和漏极，在第二栅极两侧的半导体基底中形成源极和漏极；在半导体基底上形成覆盖所述第一区域和第二区域的应力膜；第一区域用于形成NMOS器件，第二区域用于形成PMOS器件。本发明还提供具有应力膜的CMOS器件。本发明可改善在提高CMOS器件中某一器件性能的同时降低另一器件的性能的问题，且工艺较为简单。 【专利类型】发明授权 【申请人】中芯国际集成电路制造(北京)有限公司 【申请人类型】企业 【申请人地址】100176 北京市经济技术开发区文昌大道18号 【申请人地区】中国 【申请人城市】北京市 【申请人区县】大兴区 【申请号】CN200810112778.6 【申请日】2008-05-26 【申请年份】2008 【公开公告号】CN101593728B 【公开公告日】2010-12-22 【公开公告年份】2010 【授权公告号】CN101593728B 【授权公告日】2010-12-22 【授权公告年份】2010.0 【IPC分类号】H01L21/8238; H01L21/84; H01L27/092; H01L27/12 【发明人】吴汉明 【主权项内容】一种具有应力膜的互补金属氧化物半导体器件的制造方法，其特征在于，包括：在具有第一区域和第二区域的半导体基底上依次形成栅极介质层和栅导电层，其中，所述第一区域用于形成N型金属氧化物半导体器件，第二区域用于形成P型金属氧化物半导体器件；调整栅导电层厚度，使所述第二区域的栅导电层的厚度小于所述第一区域的栅导电层；图形化所述第一区域和第二区域的栅导电层，在第一区域和第二区域分别形成第一栅极和第二栅极；在所述第一栅极和第二栅极侧壁分别形成第一侧壁层和第二侧壁层；在所述第一栅极的两侧的半导体基底的第一区域中形成源极和漏极，在所述第二栅极两侧的半导体基底的第二区域中形成源极和漏极；在所述半导体基底上形成覆盖所述第一区域和第二区域的张应力膜；其中，第二区域PMOS器件的栅极高度小于第一区域NMOS器件的栅极高度，以减小所述张应力膜对空穴迁移率的抑制。。 【当前权利人】中芯国际集成电路制造(北京)有限公司 【当前专利权人地址】北京市经济技术开发区文昌大道18号 【专利权人类型】有限责任公司(外国法人独资) 【统一社会信用代码】911103027404017237 【引证次数】5.0 【他引次数】5.0 【家族引证次数】5.0 【家族被引证次数】5
