【摘要】 本发明公开了一种复数乘法器，包括数据接口，所述数据接口包括输 入接口和输出接口，还包括产生两复数的实部的部分积的第一部分积产生 模块、产生两复数的虚部的部分积的负值的第二部分积产生模块、产生第 一复数的实部和第二复数虚部的部分积的第三部分积产生模块、产生第一 复数的虚部和第二复数实部的部分积的第四部分积产生模块、第一累加器 和第二累加器。本发明减小了面积，降低了功耗，并使得整个复数乘法器 的关键路径缩短了，简化了计算，从而提高了运算速度和处理速度。 【专利类型】发明申请 【申请人】北京大学深圳研究生院 【申请人类型】学校 【申请人地址】518055广东省深圳市南山区西丽深圳大学城北大校区 【申请人地区】中国 【申请人城市】深圳市 【申请人区县】南山区 【申请号】CN200810216363.3 【申请日】2008-09-28 【申请年份】2008 【公开公告号】CN101685385A 【公开公告日】2010-03-31 【公开公告年份】2010 【IPC分类号】G06F7/52 【发明人】卢庆旺; 王新安; 胡子一 【主权项内容】1.一种复数乘法器，包括数据接口，所述数据接口包括用于输入两 相乘复数的输入接口和用于输出相乘后的结果的输出接口，其特征在于还 包括： 第一部分积产生模块，其耦合到输入接口，用于产生两复数的实部的 部分积； 第二部分积产生模块，其耦合到输入接口，用于产生两复数的虚部的 部分积的负值； 第三部分积产生模块，其耦合到输入接口，用于产生第一复数的实部 和第二复数虚部的部分积； 第四部分积产生模块，其耦合到输入接口，用于产生第一复数的虚部 和第二复数实部的部分积； 第一累加器，分别耦合到第一部分积产生模块和第二部分积产生模块 的输出端，用于将第一部分积产生模块和第二部分积产生模块输出的结果 进行累加； 第二累加器，分别耦合到第三部分积产生模块和第四部分积产生模块 的输出端，用于将第三部分积产生模块和第四部分积产生模块输出的部结 果进行累加； 所述第一累加器和第二累加器的输出端耦合到输出接口。 -官网 【当前权利人】北京大学深圳研究生院 【当前专利权人地址】广东省深圳市南山区西丽深圳大学城北大校区 【统一社会信用代码】12440300455753025A 【被引证次数】28 【被他引次数】28.0 【家族被引证次数】28
